Diseñar un chip consiste sobre todo en elegir qué se sacrifica. Un circuito que gasta muy poca energía suele ser más lento. Uno muy rápido puede ocupar más silicio. Uno diminuto quizá consuma más de la cuenta. En la industria a este triángulo se le llama PPA, por las siglas en inglés de potencia (lo que consume), rendimiento (lo rápido que va) y área (cuánto ocupa). Un trabajo publicado en arXiv propone algo que parece sencillo pero cambia el enfoque: en lugar de enseñar a una IA a producir «el mejor» circuito, la entrena para producir un abanico de buenos circuitos, cada uno con un equilibrio distinto.

El artículo lo firman Koki Takeshita, Kenji Uebayashi, Hikaru Tomonari, Masaya Tsunokake, Koichiro Yawata, Tatsuya Sasaki, Yusuke Ohtsubo, Kota Dohi y Yasuhiro Sogawa. Se envió el 16 de octubre de 2026 y, según la propia ficha de arXiv, ha sido aceptado en la conferencia COLM 2026.

Qué es eso de generar circuitos con un modelo de lenguaje

Los chips no se dibujan transistor a transistor. Se describen en un lenguaje de descripción de hardware a nivel de transferencia de registros, conocido como RTL (Verilog es el ejemplo más conocido), que se parece bastante a escribir código. Después, unas herramientas automáticas convierten esa descripción en un circuito físico. Como el RTL es texto, los grandes modelos de lenguaje que ya escriben programas pueden aprender también a escribir hardware a partir de una especificación en lenguaje natural del tipo «quiero un sumador de 16 bits que haga esto».

Para que lo hagan bien, en los últimos tiempos se ha extendido una técnica llamada aprendizaje por refuerzo con recompensas verificables (RLVR). La idea es que el modelo propone un circuito, una herramienta comprueba de forma objetiva si funciona y cuánto consume, cuánto tarda y cuánto ocupa, y el modelo recibe una «nota» con la que va ajustando su comportamiento.

El problema que señalan los autores es que los métodos anteriores mezclaban las tres métricas en una sola nota. Así el modelo aprende a acertar con un compromiso concreto, pero le cuesta ofrecer alternativas pensadas para otras prioridades.

Cómo funciona: premiar lo que aporta cada circuito al conjunto

Aquí entra un concepto de la economía y la optimización: la frontera de Pareto. Un circuito está en esa frontera si no existe otro que lo mejore en un aspecto sin empeorarlo en otro. El conjunto de todos esos circuitos «imbatibles» forma el menú de opciones razonables entre las que un ingeniero puede escoger.

El método propuesto tiene dos piezas:

• Generación secuencial. En vez de pedir un circuito suelto, el entrenamiento plantea la tarea como una cadena de generaciones: el modelo va produciendo circuitos uno tras otro con el objetivo de cubrir cada vez mejor toda la frontera de Pareto.
• Una recompensa por contribución. Cada nuevo circuito se puntúa según su contribución al hipervolumen (HVC). Dicho de forma sencilla, el hipervolumen mide cuánto «espacio» de buenas soluciones abarca el conjunto. Un circuito que repite algo que ya estaba casi no suma nada. Uno que abre un compromiso nuevo, por ejemplo uno aún más ahorrador, suma mucho.

El resultado es que la IA deja de buscar un único ganador y pasa a buscar variedad útil. Los autores lo resumen diciendo que optimizan «la calidad y la diversidad de todo el conjunto de circuitos», no la de uno solo.

Resultados y letra pequeña

Lo probaron en RTLLM v2, un banco de pruebas público de tareas de diseño RTL. Según el resumen, su método mejora el hipervolumen relativo en 13,3 puntos porcentuales frente a un modelo de referencia que no optimiza el PPA, y en 14,4 puntos frente a un método de refuerzo con un único objetivo. También afirman que los circuitos generados son más diversos.

Conviene leer estos datos con cautela:

• Es un preprint de arXiv. La ficha indica que ha sido aceptado en una conferencia, pero las cifras proceden de los propios autores y de un único banco de pruebas.
• El hipervolumen mide la calidad del conjunto de opciones. No significa que cada circuito sea un 13 % mejor en consumo o velocidad.
• Las métricas PPA de este tipo de estudios suelen salir de herramientas de síntesis automáticas. Un chip real pasa después por muchas más fases de verificación, fabricación y pruebas.
• El resumen no detalla cuánta potencia de cálculo exige el entrenamiento ni el tamaño de los circuitos evaluados, así que no podemos extrapolarlo a diseños grandes.

Por qué importa

Casi todo lo que usamos lleva chips, desde un reloj inteligente hasta un servidor, y cada producto pide un equilibrio distinto: el reloj quiere batería y el servidor quiere velocidad. Una herramienta que entregue al diseñador un menú de alternativas sólidas, en lugar de una sola respuesta cerrada, encaja mejor con cómo se trabaja de verdad en ingeniería, donde se decide en función del producto. Si la idea se confirma en diseños más complejos, podría acortar las primeras fases de exploración del hardware y dejar en manos humanas lo más importante: elegir qué se sacrifica.

Fuente: Takeshita, K. et al. «Pareto-Optimal RTL Code Generation via Multi-Objective Reinforcement Learning with Large Language Models». arXiv:2610.26904 (2026). DOI: 10.48550/arXiv.2610.26904. Licencia de distribución no exclusiva de arXiv, lectura libre.